文 | 半体产业纵横茂名家具封边胶厂家
昨日，华为发布"韬定律"，以时间缩微替代几何缩微，计划 2031 年实现与 1.4nm 制程同等晶体管密度。此前两天，比利时微电子研究中心（imec）发布了张横跨 15 年的技术路线图，从 N2（2 纳米）到 A2（2 埃米，即 0.2 纳米），七个工艺节点，勾勒出半体行业未来十五年的技术演进向。
如果说华为韬定律代表了条全新的技术路径，那么 imec 的路线图则展示了条为成熟的传统演进之路。理解这张路线图，不能只看节点名称和年份。真正值得挖的，是每个技术转折点背后，三大晶圆厂究竟在做什么、它们的路线有何差异、以及这些技术演进将如何重塑整个产业格局。
2026-2033 年：三个关键点
光刻机：到底买不买，什么时候买？
光刻机是芯片制造的心脏。在这场通往 0.2 纳米的长征中，ASML 扮演着关键角。当前主流的 EUV 光刻机（NXE 系列）使用 0.33 数值孔径（NA），已经支撑了 7nm 到 3nm 的生产。但当工艺继续微缩，0.33NA EUV 的分辨率开始不够用，金属间距缩小到 30nm 以下后，只能通过双重曝光等复杂工艺实现，这大幅增加了成本和良率风险。
High NA EUV（0.55NA）是下个须跨越的门槛。从 0.33 到 0.55，NA 值提升约 66，分辨率可以从 13nm 提升到 8nm。关键的是，大的 NA 值意味着的光收集率，单次曝光就能完成此前需要多次曝光才能实现的图案化。率提升是革命的。ASML 披露的数据显示，High NA EUV 只需次曝光和个位数的处理步骤，就能完成早期机器需要三次曝光和约 40 个处理步骤的工作。
这条路之后，Hyper NA EUV（0.75NA）是下个里程碑。路线图显示，0.75NA EUV 预计在 2038 年后引入，对应金属间距 12-16 纳米。届时，0.55NA 和 0.75NA 将形成组，覆盖从 A14 到 A3 的主要工艺窗口。
在 High NA EUV 大规模普及之前，各厂商在采购节奏上展现出明显差异。英特尔是激进的押注者。2025 年 2 月，英特尔宣布其批两台 Twinscan EXE:5000 已在工厂投入生产，个季度内完成 3 万片晶圆的产出，可靠比上代提升近倍。英特尔计划在 18A 制程次使用，并计划在 14A 入。台积电则表示"太贵不买"。台积电明确表示，从 N2 到 A13（1.3 纳米）所有工艺节点都不需要 High NA EUV，现有 EUV 设备至少可以用到 2029 年。台积电的理由很实际：High NA EUV 单价达约 4 亿美元，是现有 EUV 的两倍，而台积电目前拥有过 100 台 EUV 光刻机，全部换需要投入数百亿美元。台积电选择用成熟的 EUV 多重曝光技术来过渡，等待设备价比适的时机。三星原计划从 2027 年起启动 1.4 纳米工艺（SF1.4）量产，但现在已经把目标调整到 2029 年。此前，三星已在韩国华城工厂安装台 EXE:5000，主要用于技术研发。
从整个行业来看，High NA EUV 的大规模普及预计要到 2027-2028 年，届时成本和产能问题将逐步缓解。但在那之前，围绕"买不买、何时买"的博弈，将直接影响各的技术路线和成本结构。
背面供电网络：三大厂商三个时间表
芯片内部，布线是门艺术。晶体管之间需要信号线传输数据，需要电源线输送电力，还需要地线完成回路。传统设计中，所有这些线路都走在晶圆正面，就像座城市的地面全部挤满了各种车辆。
这条路走到 N2 及以下节点，问题开始爆发。背面供电的思路很简单：把电源网络搬到晶圆背面茂名家具封边胶厂家，正面只走信号。
路线图显示，从 A14 开始引入基础背面供电技术，到 A10 节点实现信号布线与供电的分离，再到 A7 及节点持续优化通孔密度和供电率。与此同时，imec 还在研究如何进步提升背面供电的散热能。
当然，这项技术也带来新的挑战：背面工艺的晶圆变形可能影响与正面的对准精度；宽比的 TSV 刻蚀和填充需要全新的工艺能力；热管理案也需要重新设计。但这些挑战都有明确的解决路径，行业预计在 2026-2030 年间逐步克服。
各的量产时间表略有差异：英特尔激进，2025 年就在 18A 制程次应用 PowerVia 技术。 根据英特尔在 VLSI 研讨会上的披露，PowerVia 通过背面通孔将电力直接输送至晶体管背面，测试显示可将电压降（IR drop）降低过 30，同时释放正面布线空间。台积电的计划落在 2026 年下半年，在 A16 节点引入 Super Power Rail（SPR）背面电源轨技术。A16 是 1.6 纳米工艺，被视为 2nm 到 1.4nm 之间的过渡节点。台积电宣称，采用背面供电后，在款 2nm 移动处理器设计中，与正面供电相比，电压降降低了 122 毫伏，带来 22 的面积节省，同时提升能和能。三星则选择了保守的策略，SF2Z 背面供电节点将在 2027 年量产。根据三星在代工论坛上的披露，SF2Z 不仅提了 PPA 综参数，还显著降低了电路压降，为 HPC 和 AI 芯片设计。三星的 2nm 工艺族时间表是：2025 年先出 SF2 移动版，2026 年出 SF2P 改进版，2027 年才是带背面供电的 SF2Z。
存储升：带宽 200 倍增长背后的技术路线分歧
嵌入式存储的演进，可能是整张路线图中容易被忽视、却对芯片能影响的部分。从路线图来看，存储密度将从 2026 年的 40 Mb/mm² 增长到 2041 年的 300 Mb/mm²（7.5 倍），带宽将从 0.01 TBps/mm² 跃升至 2 TBps/mm²（200 倍）。这个数字背后，是整个存储架构的重新设计。
过去几年，SRAM 的微缩遇到了严重瓶颈。台积电 N3B 工艺的 HD SRAM 位单元尺寸为 0.0199µm²，与 N5 的 0.021µm² 相比仅缩小约 5；N3E 是退步到 0.021µm²，与 N5 基本持平。这意味着，在 3nm 节点，SRAM 几乎停止了缩小。
问题的根源在于：SRAM 单元需要保持稳定和良率，当晶体管尺寸缩小到定程度，工艺变异开始主，致读写错误率上升。行业度悲观地认为，SRAM 微缩已经走到尽头。
转机出现在 N2 节点。台积电宣布，其 N2 工艺的 HD SRAM 位单元尺寸缩小至 0.0175µm²，实现了 38 Mb/mm² 的密度，较 N3/N5 有显著提升。关键动力是 GAA 纳米片晶体管的引入，全栅结构了静电控制，有助于减少泄漏，从而在小尺寸下维持 SRAM 的可靠。相比之下，英特尔的 18A 制程 SRAM 密度约 31.8 Mb/mm²（0.021µm² 位单元），万能胶厂家接近台积电的 N3 而非 N2。这差距可能影响英特尔在能处理器市场的竞争力，因为现代 CPU 和 GPU 对缓存的依赖程度越来越。
当 SRAM 微缩遭遇瓶颈，新型嵌入式存储技术开始加速走向量产舞台。
eMRAM（嵌入式磁阻存储器）是目前成熟的选择。GlobalFoundries 已在 22nm FDSOI 平台实现 eMRAM 量产，主要面向汽车和物联网应用。与 eFlash 相比，eMRAM 写入速度提升 1000 倍，功耗降低 400 倍，且不需要额外的擦除周期。台积电也在积布局，32Mb MRAM 采用 22nm ULL 逻辑平台，读写速度 10ns，可承受 100 万次循环写入。
ePCM（嵌入式相变存储器）是意法半体的主攻向。2024 年，意法宣布 18nm FD-SOI ePCM MCU 开始向客户出样片，用于突破 MCU 的 20nm 制程壁垒。ePCM 的优势在于其结构几乎不受下层 CMOS 影响，可以灵活地与逻辑工艺集成。
eRRAM（嵌入式阻变存储器）则是英飞凌与台积电作的茂名家具封边胶厂家，双正在开发 28nm eRRAM，主要面向汽车 MCU 市场。
这三种技术路线各有权衡：eMRAM 速度快、耐用好，但制造成本较；ePCM 密度，但写入功耗较；eRRAM 与标准 CMOS 工艺兼容好，但耐久和保持仍有提升空间。未来的嵌入式存储不会是"刀切"的格局，不同应用场景会催生不同的技术组。
2033 年（A7 节点）：芯片架构持续进化
CFET：晶体管架构的终形态
从 2033 年开始，路线图进入真正的水区—— CFET（Complementary FET，互补场应晶体管）正式登场。理解 CFET，需要先理解它的前辈们。
FinFET从 2011 年开始统芯片行业，英特尔在 2011 年率先实现 22nm FinFET 的量产商业化，三栅结构了对沟道的静电控制，支撑了从 22nm 到 3nm 的整个时代。但当鳍片宽度缩小到几个原子直径，漏电流和变异问题再次浮现。
GAA 纳米片是 FinFET 的自然接班人。从 2025 年的 N2 节点开始，台积电、三星、英特尔都将采用全栅纳米片结构。晶体管沟道不再是"鱼鳍"，而是被栅包裹的薄片，静电控制优，可以在小尺寸下保持低泄漏。台积电的 N2、三星的 SF2、英特尔的 18A 都基于 GAA 纳米片。
CFET则进步：把 n 型（NMOS）和 p 型（PMOS）晶体管上下堆叠，共享源漏区域。这意味着在相同的硅面积上，可以放置近两倍的晶体管。
imec 的演示显示，CFET 架构的 CMOS 逻辑电路晶体管密度预计可提到纳米片 FET 的 1.6 至 1.8 倍。这个数字的意义在于：它不是在既有架构上的修修补补，而是真正的面积密度革命。
三大厂商的 CFET 竞赛已经提前开始。英特尔展示了在 PMOS 上堆叠 NMOS 的特案，结背面供电和背面接触，以大化面积和电源率。其 NMOS/PMOS 垂直堆叠纳米片晶体管的良率过 90，实现了通态电流和低泄漏，开关电流比过六个数量。
台积电则宣布，其 48nm CPP（接触多晶间距）已达标，这是 CFET 商业化的关键门槛。通过在 NMOS/PMOS 之间引入垂直隔离，以及在栅和源 / 漏之间引入适当的内部间隔物，台积电的垂直堆叠结构良率过 90，展现出健康的器件特。
三星的 CFET 路线图相对低调，但考虑到其在 GAA 技术上的激进历史（三星在 3nm 制程率先入 GAA 架构），不排除提前布局的可能。
CFET 的制造挑战不容低估。宽比结构带来了图案化、沉积、外延生长等系列难题；正面工艺和背面工艺的精确对准是另个关键挑战；还需要特殊的 high-k/metal 栅工艺来适应的堆叠结构。正如台积电所承认的，" CFET 架构的重大挑战可能会致工艺复杂和成本增加"。但行业别选择。imec 明确表示，"仅使用纳米片来缩放 CMOS 器件是非常困难的，借助 CFET，我们可以认真地继续器件扩展"。
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CMOS 2.0：真正的 3D 芯片时代
CMOS 2.0 和 CMOS 1.0 对比
如果说 CFET 解决的是晶体管层面的问题，那 CMOS 2.0 解决的是系统层面的问题。CMOS 2.0 是 imec 在 2024 年提出的概念框架，核心思路是：不再把逻辑芯片和存储芯片视为体，而是在晶圆层面做 3D 堆叠，让它们"长在起"。
CMOS2.0 与传统的 CMOS 平台具有相同的外观
这个概念的意义远技术本身。当前主流的 Chiplet（芯粒）架构已经允许不同的芯片通过封装集成在起，但"封装"始终意味着物理上是分开的。CMOS 2.0 要实现的，是真正的单片 3D 集成——在同个硅片上，通过混键垂直堆叠不同的层。
芯片到晶圆的混键间距可达 1μm，晶圆到晶圆的混键间距可达 0.5μm（500nm）。
晶圆对晶圆混键是 CMOS 2.0 的核心使能技术。其工艺流程是：在室温下对准并键两个经过加工的晶圆，通过退火形成的铜 - 铜键和介质键。imec 在 2025 年 VLSI 研讨会上宣布，已成功实现 250 纳米间距的晶圆对晶圆混键，菊花链测试中取得了优异的电能良率。在此之前，imec 通过引入键前光刻校正技术，解决了非均匀键波致的晶圆变形问题，实现了 300 纳米间距连接，95 的芯片对准误差控制在 25 纳米以内。
背面穿介质通孔（TDV）是另个关键突破。imec 展示了背面 120 纳米间距的 TDV，底部直径仅 20 纳米，通过浅沟槽隔离中的通孔优先法制造。致的晶圆减薄工艺保持了低宽比，而阶光刻校确保了 TDV 与 55 纳米背面金属层之间 15 纳米的对准余量。
CMOS 2.0 的演进路径是清晰的：
2033 年（A7 节点）：3D 堆叠起步，采用 5.5T/4.5T 的组堆叠案 2036-2038 年（A5/A3 节点）：演进到 4.5T/4.5T 对称堆叠 2041 年（A2 节点）：达到 3.5T/3.5T 密度堆叠
每个缓存层可以使用适其的晶体管类型和工艺节点制造。例如，SRAM 可以使用较成熟的节点生产，因为 SRAM 微缩正在放缓，将其转移至 3D 堆叠结构不仅可降低成本，还可能实现大容量的缓存。
2036-2041 年：从"堆叠"到"原子"制造
2D 材料：原子制造的曙光
imec 的路线图显示，2D 材料将在 A2 节点次引入，届时 CFET 的纳米片沟道材料将从硅换成二维材料。二维材料（如二硫化钼 MoS ₂、黑磷等）的厚度只有个或几个原子，却具有优异的电子迁移率和良好的静电控制能力。当硅基晶体管继续微缩到物理限，2D 材料可能成为延续摩尔定律的新材料。
这将带来几个关键优势：原子别的厚度意味着低的泄漏电流；2D 材料的迁移率可以提升晶体管速度；静电控制能力的提升允许进步微缩。但 2D 材料走向量产面临巨大挑战：材料生长的致、接触电阻、层间对准、兼容 CMOS 工艺等都是难题。行业预计，2D 材料的大规模应用可能要到 2030 年代后期。
Hyper NA EUV：光刻的下站
路线图显示，0.75NA EUV（Hyper NA）将在 2038 年后引入，对应金属间距 12-16 纳米。这可能是 EUV 光刻技术的终形态。的数值孔径意味着短的等波长，理论上可以支撑精细的图案化。但 Hyper NA EUV 的研发难度和成本都将远当前所有 EUV 系统。
ASML 已经启动了 Hyper NA EUV 的研发计划，预计在 2030 年代中期出。但在此之前，行业还需要解决 High NA EUV 的大规模部署问题。从 0.33NA 到 0.55NA 再到 0.75NA，每次升都需要整个生态系统的跟进：光刻胶材料、掩模制造、OPC 法、检测设备等都须同步进化。
在限前夜，押注未来
看完这张路线图，的感受可能是：半体行业正在集体押注场豪赌。
从 2026 年到 2041 年，十五年时间，七个工艺节点，晶体管密度再提升数倍。这不是自然演进的结果，而是整个行业在物理限逼近时的致选择。CFET、CMOS 2.0、2D 材料、Hyper NA EUV，这些技术路线每个都充满未知和挑战。但行业别选择：当力需求每年增长数倍，当晶体管微缩的边际收益逐渐递减，唯有通过架构创新才能继续提升能。
这是场关于未来的赌注。十五年后，当我们回望今天这张路线图，或许会像今天回望 2015 年的 7nm 样，惊讶于当时的"激进"预测如今已成现实。
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